DS92LV1021AMSAX

• Guarantee every data transfer cycle of the transition
• Single differential pair eliminates multichannel skew
• Flow through the lead wires for easy PCB layout
• 400 Mbps serial bus LVDS bandwidth (40 MHz clock)
• Interfaz paralela de 10 bits, 1 byte de datos más 2 bits de control
• Programmable clock edge triggering
• The bus LVDS serial output is rated at 27 load
• Small 28-pin SSOP package - MSA

illustrate

DS92LV1021A flujo de datos serie de un reloj integrado LVDS de bus de alta velocidad se convierte en un bus de datos LVCMOS/LVTTL paralelo de 10 bits de ancho. DS92LV1021A puede transferir datos a través de la placa posterior o el cable. La ruta de datos de un solo par diferencial facilita el diseño de PCB. Además, reducir el número de cables, trazas de PCB y tamaños de conectores reduce en gran medida los costos. Dado que una salida transmite en serie el reloj y los bits de datos, elimina el sesgo de reloj a datos y de datos a datos. El pin de apagado ahorra la fuente de alimentación al reducir la corriente de alimentación cuando el dispositivo no se está utilizando. Después de la serialización eléctrica, puede optar por activar la función de modo síncrono o sincronizar datos aleatorios, utilizando una de las deserializaciones de la National Semiconductor Corporation. Mediante el modo sincrónico, el deserializador establece una señal que se bloquea a una hora de bloqueo especificada. Además, el reloj integrado garantiza transiciones en el bus, cada ciclo de 12 bits. Esto elimina los errores de transmisión debidos a las condiciones del cable activo. Además, puede lanzar el pin de salida TRI - STATE ® DS92LV1021A para lograr un estado de alta impedancia. El PLL puede bloquear frecuencias entre 16 MHz y 40 MHz.