illustrate

该CDCE72010是一种高性能，低相位噪声和低偏移时钟同步器，同步一个VCXO（压控晶体振荡器）或VCO（压控振荡器）频率与两个基准时钟中的一个。 时钟路径是完全可编程提供了高度的灵活性的用户。 下面的关系适用于分隔：

频率（VCXO_IN或AUX_IN）/频率（PRI_REF或SEC_REF）=（p *的北）/（R *的男）

在VC（X）的O_IN高达1.5GHz的时钟运行，通过外部风险投资（X）的O和环路滤波元件的选择。 PLL环路带宽和阻尼因子可以调整，以满足不同的系统要求。

可以锁定的CDCE72010与两个基准时钟输入（PRI_REF和SEC_REF）和一个支持频率保持为故障安全和系统冗余模式。

characteristic

• 高性能的LVPECL，LVDS的，LVCMOS的PLL时钟同步
• 两个参考时钟输入（小学及中学时钟）冗余与手动或自动选择支持
• 接受两个差动输入（LVPECL或LVDS）的参考高达500MHz（或两个LVCMOS输入高达250MHz）作为PLL参考
• VCXO_IN时钟同步到一两个基准时钟
• VCXO_IN频率最高到1.5GHz（LVPECL的）
  为LVDS 800MHz和250MHz的信号电平的路LVCMOS
• 输出可以是一个的LVPECL，LVDS的组合，和LVCMOS（最多10个差分LVPECL或LVDS输出或最多20个LVCMOS输出），输出9可以被转换为第二创投（X）以一个辅助输入澳
• 分频器输出可选除以1，2，3，4，5，6，8，10，12，16，18，20，24，28，30，32，36，40，42，48，50，56 ，60，64，70或80在每个输出单独多达八个分频器。 （除输出0和9 0跟随输出1输出分频器和产出9遵循输出8分频）
• SPI的可控装置设定
• 个人通过SPI接口输出使能控制
• 集成的片上非易失性存储器（EEPROM）来存储设置没有申请需要向高电压设备
• 可选配置引脚来选择两个默认的设置存储在EEPROM
• 高效低抖动PLL环路带宽从清洗
• 非常低的相位噪声锁相环的核心
• 可编程相位偏移（参考输入输出）
• 宽电荷泵电流范围从200μA到3mA电流
• 专用的电荷泵电源电压范围宽调谐VCO的
• 预置电荷泵为V_{CC_CP}/ 2快速中心频率设置的VC（X）的O总线的SPI，通过控制
• SERDES的启动模式（VCXO的范围而定）
• 辅助输入：输出9可作为第二VCXO的驱动所有的输入输出，或作为PLL反馈信号
• RESETorHOLD输入引脚作为复位或保持功能