LMK04010BISQE

• 级联PLLatinum PLL架构
• PLL1
• 期可达40 MHz的检测率
• 集成的低噪声晶体振荡器电路
• 双冗余参考时钟输入与LOS
• PLL2
• 归[1赫兹] PLL的-224 dBc / Hz的噪声基底
• 相位检测率高达100 MHz
• 输入频率倍增
• 集成的低噪声VCO
• 超低RMS抖动性能
• 150 FS RMS抖动（12千赫 - 20兆赫）
• 200 FS RMS抖动（100赫兹 - 20兆赫）
• LVPECL/2VPECL，LVDS和LVCMOS输出
• 支持时钟频率高达1080 MHz的
• 在默认时钟输出功率（CLKout2）最多
• 五个专用通道分频器和延迟块
• 引脚兼容的时钟器件系列
• 工业级温度范围：-40至85 ° C
• 3.15 V至3.45 V操作
• 封装：48引脚LLP（7.0 × 7.0 × 0.8毫米）

说明

而LMK04000系列高精度时钟调整提供无需高性能压控晶体振荡器（VCXO）模块低噪声抖动清洗，时钟乘法和分配。 使用级联PLLatinum架构与外部晶体和变容二极管相结合，LMK04000系列提供分200飞秒（fs）的均方根（RMS）抖动性能。

该级联结构由两个高性能锁相环（PLL），低噪声晶体振荡器电路，以及高性能压控振荡器（VCO）。 第一PLL（PLL1）提供了一个低噪声抖动清除器的功能，而第二个PLL（PLL2）执行时钟产生。 PLL1可配置要么与外部VCXO模块或使用外部晶体和变容二极管的集成晶体振荡器。 当环路带宽很窄用，PLL1使用上级相位噪声的VCXO模块或水晶清洁输入时钟（低于50千赫偏移）的接近。 PLL1的输出作为输入参考PLL2干净的地方锁定集成VCO。 PLL2的环路带宽可以进行优化，以干净的远了相位噪声（高于50 kHz的偏移）如集成VCO优于VCXO模块或水晶PLL1使用。

而LMK04000系列采用双冗余输入，五个差分输出，以及一个可选的上电后默认的时钟。 输入块配有信号丢失检测和自动或手动参考时钟选择。 每个时钟输出包含一个可编程分频器，相位同步电路，可编程的延迟，以及LVDS，LVPECL，LVCMOS或输出缓冲区。 默认启动时钟上CLKout2可用，它可以被用来提供一个现场可编程门阵列（FPGA）或在顺序系统电源方案的微控制器，时钟抖动清除器的初始。